加反向偏置時，閾值電壓上升
圖1. 33所示電路為例，剖析襯底偏置效應的產生。
由于MOS晶體管M1的源極與基底都接地，所以不發作襯底偏置效應。而M2源極的電位VS比接地的基底的電位VB=0要高，這就意味著VSB>0。其結果，M2發作基底偏置效應，使M2的閾值電壓比M1高。
NMOS晶體管的閾值電壓VTN、PMOS晶體管的閾值電壓VTP分別由下式給出：
式中，VTO是VSB=0時（即不發牛襯底偏置效應時）的閾值電壓。它的極性在NMOS中是VTO>0，關于PMOS是VTO0，關于PMOS是φF
式中，q是電子電荷，1.6X 10-19［C］；εsi是硅的相對介電常數，εsi= 11.7；Nsub是襯底（阱）的雜質濃度。γ越大，表示襯底偏置效應越強。關于NMOS和PMOS來說，與閾值電壓有關的參數的極性是不同的，表1.1列出這些參數及其極性。
上面引出了多個物理參數。不過重要的是：當源極—基底間的pn結加反向電壓時，MOS晶體管的閾值電壓會上升。
